Formality等效性检测工具
Formality采用形式验证的技术来判断一个设计的两个版本在功能上是否等效。等效性检测是一种静态分析方法，无需软件测试向量即可快速而全面的完成验证。 Formality具有一个流程化的图形界面和先进的调试功能，令设计者可以很快地检测出设计中地错误并将之隔离，这一功能可以大大缩短得到验证结果所需的时间。Formality业界领先的功能和性能使之成为设计团队的首选产品。
产品优势：
· 通过完备的验证覆盖将流片失败的可能性降到最低 ；
· 对一个几百万门的设计进行验证以分钟记数，加快了产品上市时间；
· 降低了工具设置的需求并提供快速错误隔离的功能，显著的缩短了传统的等效性检测的周期 ；
· 提供了为业界所证实的先进功能，能充分利用现有的硬件资源。
图1 Formality等效性检测工具
PrimeTime 全芯片，门级静态时序分析
PrimeTime 是针对复杂的10千万门全芯片门级静态时序分析器。PrimeTime能进行静态时序分析(STA),精确的RC延迟计算，先进的建模和时序验收。对于大型的多时钟的设计，比如包括了综合出的逻辑电路、嵌入式存储器和微处理器核的设计，这是一个理想的工具。
产品优势：
· 64bit的体系结构允许完成超过10千万门级设计的时序分析增量分析减少了小的设计修改所需的运行时间，提高了效率；
· 精确的RC延迟计算使用SPEF,DSPF和RSPF中的寄生参数，还可以使用二进制的寄生参数文件以便于有效传输；
· 先进的建模能力支持层次化的STA 验收和基于单元的可复用IP的建模是所有主要的ASIC、FPGA供应商所支持的时序验收工具。
Identify Pro 全设计可视化的调试工具
Synopsys的Identify工具允许FPGA设计者以一种类似于RTL仿真器的方式对硬件进行调试。在这种方式下，设计者可以在RTL源码中直接地控制硬件的触发点，并且可以在源码中直接地看到并且采集到的数据。这种便利常常可以将本来所需的几周到几个月的时间，缩短到只有几天。
